TMS320VC5409APGE16 Cyfrowy procesor sygnałowy IC Układy scalone DSP QFP144

TMS320VC5409APGE16 Cyfrowe procesory sygnałowe Układy scalone DSP QFP144 Układy scalone Texas Instruments

Opis:

Stałoprzecinkowy, cyfrowy procesor sygnałowy (DSP) TMS320VC5409A (zwany dalej 5409A
o ile nie określono inaczej) jest oparty na zaawansowanej, zmodyfikowanej architekturze Harvarda, która ma jeden program
magistrala pamięci i trzy magistrale pamięci danych.Ten procesor zapewnia jednostkę arytmetyczno-logiczną (ALU) z
wysoki stopień równoległości, logika sprzętowa specyficzna dla aplikacji, pamięć na chipie i dodatkowa na chipie
urządzenia peryferyjne.Podstawą elastyczności operacyjnej i szybkości tego procesora DSP jest wysoce specjalistyczna instrukcja
ustawić.

Oddzielne przestrzenie programu i danych umożliwiają równoczesny dostęp do instrukcji i danych programu, zapewniając:
wysoki stopień równoległości.W jednej operacji można wykonać dwie operacje odczytu i jedną operację zapisu
cykl.Instrukcje ze składowaniem równoległym i instrukcje specyficzne dla aplikacji mogą w pełni wykorzystać tę architekturę.
Ponadto dane mogą być przesyłane między przestrzeniami danych i programów.Taka równoległość wspiera a
potężny zestaw operacji arytmetycznych, logicznych i manipulacji bitami, które można wykonać w jednym
cykl maszyny.5409A zawiera również mechanizmy kontrolne do zarządzania przerwaniami, powtarzane
operacje i wywołania funkcji.

Specyfikacja: układ scalony cyfrowego procesora sygnału o stałej wartości

Cechy:

Zaawansowana architektura Multibus z trzema równoległymi, oddzielnymi 16-bitowymi szynami pamięci danych i jedną

• Instrukcje warunkowego przechowywania Program Memory Bus

• Szybki powrót z przerwania

• 40-bitowa jednostka arytmetyczno-logiczna (ALU), w tym

• 40-bitowy przesuwnik beczki na chipie i dwa niezależne – programowalne programowo generatory 40-bitowych akumulatorów w stanie oczekiwania i programowalne

• 17 × 17-bitowy mnożnik równoległy sprzężony z 40-bitowym dedykowanym sumatorem przełączającym banki dla nie-potokowego – programowalny na chipie, z blokadą fazową, jednocyklowy generator zegara z pętlą mnożenia/akumulacji (MAC) (PLL) z obsługą wewnętrzną Oscylator lub zewnętrzne źródło zegara(1) • Porównaj, wybierz i zapisz jednostkę (CSSU) dla – Jeden 16-bitowy zegar Dodaj/Porównaj wybór operatora Viterbi – Sześciokanałowy kontroler bezpośredniego dostępu do pamięci (DMA)

• Enkoder wykładniczy do obliczania wartości wykładniczej – trzy wielokanałowe buforowane porty szeregowe 40-bitowa wartość akumulatora w pojedynczym cyklu (McBSP) – 8/16-bitowy rozszerzony port równoległy hosta

• Dwa generatory adresów z ośmioma rejestrami interfejsu pomocniczego (HPI8/16) i dwoma rejestrami pomocniczymi

• Kontrola zużycia energii z IDLE1, jednostki arytmetyczne (ARAU) IDLE2 i instrukcje IDLE3 z

• Magistrala danych z uchwytem szyny posiada tryby wyłączania • Rozszerzony tryb adresowania dla 8M × 16-bitów

• CLKOUT Off Control, aby wyłączyć maksymalny adresowalny program zewnętrzny CLKOUT

• Logika emulacji opartej na skanowaniu na chipie, logika IEEE Space Std 1149.1 (JTAG) Boundary Scan (2)

• 32 tys. × 16-bitowa pamięć RAM na chipie Składa się z: • 144-pinowa tablica kulkowa (BGA) (przyrostek GGU) – cztery bloki 8 tys. × 16-bitowych na chipie pamięci RAM z podwójnym dostępem do programów/danych

• 144-pinowe, niskoprofilowe, płaskie, płaskie opakowania (LQFP) (przyrostek PGE) • 16K × 16-bitowa pamięć ROM na chipie skonfigurowana do pamięci programu

• 6,25-ns czas wykonania instrukcji w jednym cyklu w punkcie stałym (160 MIPS) • Ulepszony zewnętrzny interfejs równoległy (XIO2)

• Instrukcja 8,33-ns pojedynczego cyklu punktu stałego

• Czas wykonywania operacji powtarzania pojedynczej instrukcji i powtarzania bloku (120 MIPS) dla kodu programu

• Napięcie zasilania 3,3-VI/O (160 i 120 MIPS)

• Instrukcje Block-Memory-Move dla lepszego zarządzania programami i danymi

• Napięcie zasilania rdzenia 1,6 V (160 MIPS)

• Instrukcje z 32-bitowym długim operandem słownym

• Napięcie zasilania rdzenia 1,5 V (120 MIPS) (1) Oscylator na chipie nie jest dostępny we wszystkich urządzeniach 5409A.

Produkty powiązane:

PAKIET OPCJI URZĄDZENIA CZĘSTOTLIWOŚĆ ZNAMIONOWA PRĄD NAPIĘCIE WYJŚCIOWE

LMR33630ADDA DDA (8-stykowe HSOIC) 5 × 4 mm 400 kHz 3 A

LMR33630BDDA 1400 kHz 3 A Regulowany

LMR33630CDDA 2100 kHz 3 A

LMR33630ARNX RNX (12-stykowe VQFN) 3 × 2 × 0,85 mm 400 kHz 3 A

LMR33630BRNX 1400 kHz 3 A Regulowany LMR33630CRNX 2100 kHz 3 A

Wszystkie wymiary są nominalne

Urządzenie Rodzaj opakowania Opakowanie Kołki rysunkowe SPQ Długość (mm) Szerokość (mm) Wysokość (mm)

LMR33630ADDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630ARNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630ARNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630BRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630BRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630CRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630CRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0