EPM7128AETC100-10N MAX7000A EPM7128 Złożone programowalne urządzenie logiczne CPLD

EPM7128AETC100-10N MAX7000A Układy scalone (IC) EPM7128 CPLD (złożone programowalne urządzenia logiczne)

EPM7128AETC100-10N MAX7000A Układy scalone (IC) EPM7128 CPLD (złożone programowalne urządzenia logiczne)

Układ scalony CPLD 128MC 10NS 100TQFP

Specyfikacja:

Architektura MAX 7000A obejmuje następujące elementy:

Bloki tablicy logicznej (LAB)

Makrokomórki

Warunki produktu Expander (do współdzielenia i równoległe)

Programowalna macierz połączeń

Bloki sterujące we/wy Architektura MAX 7000A obejmuje cztery dedykowane wejścia, które mogą być używane jako wejścia ogólnego przeznaczenia lub jako szybkie, globalne sygnały sterujące (zegar, czysty i dwa sygnały włączenia wyjścia) dla każdej makrokomórki i styku we/wy .

Ogólny opis:

Urządzenia MAX 7000A (w tym MAX 7000AE) to urządzenia o wysokiej gęstości i wysokiej wydajności oparte na architekturze MAX drugiej generacji firmy Altera.Wykonane w zaawansowanej technologii CMOS, oparte na EEPROM urządzenia MAX 7000A działają przy napięciu zasilania 3,3 V i zapewniają od 600 do 10 000 użytecznych bramek, ISP, opóźnienia między stykami do 4,5 ns i prędkości licznika do 227,3 MHz.Urządzenia MAX 7000A w klasach prędkości -4, -5, -6, -7 i niektórych -10 są zgodne z wymaganiami taktowania dla pracy 33 MHz zgodnie ze specyfikacją PCI Special Interest Group (PCI SIG) PCI Local Bus Specification.

Cechy:

Wysokowydajne programowalne urządzenia logiczne (PLD) oparte na 3,3 V EEPROM zbudowane na architekturze Multiple Array MatriX (MAX®) drugiej generacji (patrz Tabela 1)

Programowalność w systemie 3,3 V (ISP) dzięki wbudowanemu standardowi IEEE Std.1149.1 Interfejs Joint Test Action Group (JTAG) z zaawansowaną funkcją blokowania pinów – obwody MAX 7000AE programowalności w systemie (ISP) zgodne ze standardem IEEE Std.1532 – urządzenia EPM7128A i EPM7256A Obwody ISP zgodne z IEEE Std.1532

Wbudowany obwód testowy skanowania granicznego (BST) zgodny z normą IEEE Std.1149.1

Obsługuje JEDEC Jam Standard Test and Programming Language (STAPL) JESD-71

Ulepszone funkcje ISP – Ulepszony algorytm ISP do szybszego programowania (z wyjątkiem urządzeń EPM7128A i EPM7256A) – Bit ISP_Done zapewniający pełne programowanie (z wyjątkiem urządzeń EPM7128A i EPM7256A) – Rezystor podciągający na pinach we/wy podczas programowania w systemie

Kompatybilny z popularnymi urządzeniami 5.0-V MAX 7000S

PLD o wysokiej gęstości od 600 do 10 000 użytecznych bramek

Rozszerzony zakres temperatur.

Więcej funkcji:

4,5-ns opóźnienia logiczne pin-to-pin z częstotliwościami licznika do 227,3 MHz

Interfejs MultiVolt™ I/O umożliwia pracę rdzenia urządzenia przy napięciu 3,3 V, podczas gdy piny I/O są kompatybilne z poziomami logicznymi 5,0 V, 3,3 V i 2,5 V

Liczba pinów w zakresie od 44 do 256 w różnych cienkich poczwórnych płaskich opakowaniach (TQFP), plastikowych poczwórnych płaskich opakowaniach (PQFP), macierzach kulkowych (BGA), oszczędzających miejsce FineLine BGATM i plastikowych pojemnikach na chipy z wyprowadzeniami J (PLCC) .Obsługuje hot-socket w urządzeniach MAX 7000AE

Programowalna struktura ciągłego routingu (PIA) zapewnia szybką i przewidywalną wydajność

Zgodny z PCI

Architektura przyjazna dla magistrali, w tym programowalna kontrola szybkości narastania

Opcja wyjścia z otwartym drenażem

Programowalne rejestry makrokomórek z indywidualnymi kontrolkami wyczyszczenia, ustawienia wstępnego, zegara i zegara

Programowalne stany rozruchu dla rejestrów makrokomórek w urządzeniach MAX 7000AE

Programowalny tryb oszczędzania energii dla 50% lub większej redukcji mocy w każdej makrokomórce

Konfigurowalny ekspander dystrybucji terminów produktów, umożliwiający do 32 terminów produktów na makrokomórkę

Programowalny bit zabezpieczający do ochrony zastrzeżonych projektów

Sygnały zezwalające na wyjścia sterowane logiką lub od 6 do 10 pinów

Dwa globalne sygnały zegarowe z opcjonalną inwersją

Ulepszone zasoby połączeń międzysieciowych dla lepszej routingu

Szybkie czasy konfiguracji wejścia zapewniane przez dedykowaną ścieżkę od pinu I/O do rejestrów makrokomórek

Programowalna kontrola szybkości narastania wyjścia

Programowalne kołki uziemiające

Wsparcie projektowania oprogramowania oraz automatyczne umieszczanie i trasowanie zapewniane przez systemy programistyczne Altera dla komputerów PC z systemem Windows i stacji Sun SPARCstation oraz stacji roboczych HP 9000 700/800 Dodatkowe wsparcie w zakresie wprowadzania projektu i symulacji zapewniane przez pliki listy sieci EDIF 2 0 0 i 3 0 0 , biblioteka sparametryzowanych modułów (LPM), Verilog HDL, VHDL i inne interfejsy do popularnych narzędzi EDA od producentów takich jak Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity i VeriBest Programming z modułem Master Programming Unit (MPU) firmy Altera ), kabel komunikacyjny MasterBlasterTM Serial/Universal Serial Bus (USB), kabel do pobierania portu równoległego ByteBlasterMVTM i kabel do pobierania danych BitBlasterTM, a także sprzęt do programowania innych producentów i dowolny plik JamTM STAPL (.jam), kod bajtowy Jam Tester wewnętrzny z obsługą plików (.jbc) lub plików w formacie Serial Vector Format (.svf).

MAX7000A Dane do zamówienia:

EPM7032AE

EPM7064AE

EPM7128AE

EPM7256AE

EPM7512AE